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FPGA設計高級培訓班
課程簡介 您將在這個為期 4天的FPGA培訓班課程中熟練掌握fpga設計相關開發工具的使用;掌握Verilog HDL語言的高級編碼能力及針對FPGA器件的代碼優化,能夠進行復雜邏輯的RTL設計;充分理解時序分析理論及低功耗設計理論;掌握FPGA常用IP模塊的使用,及IP模塊在工程開發中的應用。
培訓時間 2021年01月 2021年02月 2021年03月
培訓時長 四天
必備條件 熟練掌握Verilog HDL
課程費用 公司員工(3000元),學生自費(2800元) (需本人有效學生證件)
獲得技能 1、掌握Verilog HDL的高級編碼知識
2、掌握FPGA系統設計的幾大原則法
3、掌握并能靈活運用FPGA操作的幾大技巧
4、掌握常用IP模塊的使用
課程大綱 第一階段
Verilog HDL高級編碼;
Modelsim、Debussy仿真工具及Synplify pro綜合工具的使用技巧;
建立HDL設計與電路實體間的對應關系;
Verilog HDL實現復雜邏輯設計及構建testbench的方法及技巧;
針對FPGA器件的代碼優化方案;
第二階段
FPGA設計原則(面積與速度平衡互換原則、硬件可實現原則、同步設計原則等;
FPGA的四種操作技巧(乒乓操作、串并轉換、流水線操作及數據同步等;
第三階段
時序理論基本模型;
時序理論基本參數;
如何解決時序中的問題:關鍵路徑的處理;
跨時鐘域的處理:異步電路同步化;
亞穩態的出現及解決方法;
利用QuarutsII提供的時序分析工具進行系統時序分析;
時序分析中不同參數設置情況下時序約束結果的異同比較;
第四階段
單/雙口RAM、DPRAM工作時序及其使用;
FIFO工作時序及其使用;
ROM工作時序及其使用;
鎖相環及串行收發器工作原理及其使用;
對比手工編寫代碼與利用IP快速進行設計的異同;
第五階段
常系數復雜FIR濾波器的設計;
使用基于IP核的設計方法和流程,針對速度、面積、和功耗的優化;
使用EDA工具針對各個綜合階段的設計技巧,分析和驗證設計實例,綜合各種設計手段、分析方法、優化和驗證方法;
基本實驗 I2C的設計與測試
RSIC-CPU的設計與測試
LDPC編碼器設計
M序列設計
高級加密標準AES設計
PS2鍵鼠接口設計與實現
異步fifo的設計與實現
◆培訓證書
  • 培訓合格學員可獲工業和信息化部《國家信息技術應用技能FPGA開發工程師認證證書》(認證費500元)

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